د کتابونو لټون
کتابونه
کومک
داخلیدل
داخلیدل
د اګ ان شوو کاروونکو د پاره لاندی شیان په لاسرسۍ کښې دي:
شخصي نصیحتونه
د Telegram بوت
د ډاونلوډونو تاریخ
ایمیل یا Kindle ته لېږل
د منتخباتو مدیریت
په منتخباتو کښې خوندي کول
شخصي
د کتابونو درخواستونه
مطالعه
Z-Recommend
کتابونو انتخاب
مشهورترین
درجه (قاطیغوری(
برخه اخیستل
کومک
ډاونلوډونه
Litera Library
د کاغذ کتابونه ډالۍ کړئ
کاغذی کتابونه اضافه کول
Search paper books
زما LITERA Point
د مهمو اصطلاحاتو پلټنه
Main
د مهمو اصطلاحاتو پلټنه
search
1
Логическое проектирование на SystemVerilog
ДМК-Пресс
Дональд Томас
uto
mux
always_comb
systemverilog
count
assign
muxout
momeht
initial
n_sel
jia
cxembi
bce
moxkho
module
verilog
3hayehme
9to
input
onepatop
bbi
cxema
ctpoke
endmodule
yto
output
3ha
kotopbim
bpemehm
pabho
wim
3hayehma
cxem
omepatop
3hauehme
cuctem
a3bika
ctpokax
kora
mokho
ohm
select_plus
a3bike
ecm
hoboe
hux
moka3aho
tojibko
two_bit_mux
3to
کال:
2019
ژبه:
russian
فایل:
PDF, 42.90 MB
ستاسی تیګی:
5.0
/
5.0
russian, 2019
2
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС.
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
کال:
2012
ژبه:
russian
فایل:
PDF, 1.18 MB
ستاسی تیګی:
0
/
0
russian, 2012
3
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС: учебное пособие
Издательский дом МЭИ
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
کال:
2012
ژبه:
russian
فایل:
PDF, 1.34 MB
ستاسی تیګی:
0
/
0
russian, 2012
4
Примеры проектирования цифровых устройств с использованием языков описания аппаратуры
Стешенко В.
next_state
reset
std_logic
clk
mux_out
input
data_out
output
data_in
enable
vhdl
verilog
downto
st0
std_logic_vector
architecture
port
endmodule
library
module
st4
ieee.std_logic_1164
pres_state
yout
behav
endcase
preset
mux
fsm
st3
clock
st2
gate
width
behave
elsif
posedge
pout
shift
clk’event
mpumep
onucahua
abtomata
count
софт
equality
moore
muxout
outputs
b00
ژبه:
russian
فایل:
ZIP, 393 KB
ستاسی تیګی:
0
/
0
russian
5
Spam: Schema Diagrams
Author Not Known
3vsus
6.3v
x5r_4
47k_4
dvt:change
dvt:delete
0.1u_4
avdd
dvdd
esd_gnd
gpio0
mclk
mcs
mosi
pd_reg
xtalin
xtalout
18p_4
27_4
330k_6
47p_4
c17
con1
usb_fpusb_fp
vcc
0.1u_6
0_4
0_6
1.5k_4
12mhz
1m_4
2.2u
2.2uf
220_6
220ohm
22p_4
33k
33k_4
33p_6
33pf
47k
47k_6
agnd
board
c10
c11
c12
c13
c14
c15
کال:
2008
فایل:
PDF, 51 KB
ستاسی تیګی:
0
/
0
2008
6
Spam: Schema Diagrams
Author Not Known
3vsus
6.3v
x5r_4
47k_4
dvt:change
dvt:delete
0.1u_4
avdd
dvdd
esd_gnd
gpio0
mclk
mcs
mosi
pd_reg
xtalin
xtalout
18p_4
27_4
330k_6
47p_4
c17
con1
usb_fp
vcc
0.1u_6
0_4
0_6
1.5k_4
12mhz
1m_4
2.2u
2.2uf
220_6
220ohm
22p_4
33k
33k_4
33p_6
33pf
47k
47k_6
agnd
board
c10
c11
c12
c13
c14
c15
کال:
2008
فایل:
PDF, 50 KB
ستاسی تیګی:
0
/
0
2008
1
د
دې لینک
تعقیب کړئ یا په ټیلیګرام کښې دا "@BotFather" بوټ ومومئ
2
کمانډ واستوئ /newbot
3
د خپل بوټ نوم ولیکئ
4
د بوټ د استفادې کوونکي نوم ولیکئ
5
د BotFather وروستی پیغام کاپي کړئ او دلته یې پیسټ کړئ
×
×